頭條 世界首款微处理器MP944被复活 7月27日，嵌入式系统专家亚当·泰勒使用FPGA（现场可编程门阵列）复刻F-14雄猫战斗机的中央大气数据计算机，将其装入3D打印的F-14模型中，成功控制后者的可变后掠翼系统。 该系统核心为MP944微处理器，1970年6月随F-14服役，比1971年11月问世的英特尔4004早近一年半，此前因军事保密1998年才解密，是世界首款微处理器，性能较英特尔4004快约8倍。亚当·泰勒基于Spartan 7的SoM模块复现了MP944全部六块芯片，目前该项目的全部代码和文档已公开在GitHub，供全球开发者查阅。 最新資訊 基于CPLD／FPGA的VHDL语言电路优化设计 优化设计是可编成逻辑设计的精华所在，如何节省所占用的面积、如何提高设计的性能是可编成逻辑设计的核心，这两点往往也成为一个设计甚至项目成败的关键因素。下面结合超声探伤数据采集卡设计过程中，并基于Altera公司的EPM7192 CPLD芯片的编程经历来论述VHDL电路的优化方法。 發(fā)表于：2010/3/22 基于DSP+FPGA的实时视频采集系统设计 本系统的设计思路是通过模拟的视频摄像头来获取视频信号，然后采用模数转换芯片SAA71 11A将模拟的PAL制式视频信号转换为YUV4：2：2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器，来完成视频信号的缓存和视频帧的合成，通过双RAM的乒乓结构来实现视频帧的完整性，并在完成视频数据的预处理后，将视频数据传入到DSP中，完成特定的视频处理算法(如压缩等)，最后对处理完的视频数据进行传输和存储。同时，主处理器DSP还负责对视频采集芯片进行初始化配置。其系统硬件结构如图2所示。 發(fā)表于：2010/3/19 赛灵思针对工业影像应用降低高性能视频处理成本与功耗 全球可编程逻辑解决方案领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ: XLNX)）在德国纽伦堡召开的 2010 年全球嵌入式展览会（Embedded World 2010）上推出赛灵思 Spartan®-6 FPGA 工业影像目标设计平台，为低成本、低功耗的工业影像系统加速高性能视频处理应用开发。工业设备 OEM 厂商现在就可快速构建并评估具有高清影像分辨率、专用影像传感器接口，以及智能视频和高级影像处理算法的可再编程影像解决方案。 發(fā)表于：2010/3/19 Altera荣膺迈瑞公司“优秀供应商奖” Altera公司(NASDAQ: ALTR)今天宣布，公司荣获深圳迈瑞生物医疗电子股份有限公司 (NYSE: MR) 2009年度“优秀供应商奖”，这是过去四年中Altera第三次获得这一奖项，这是对Altera为迈瑞持续优异地提供业界一流的技术、服务和支持的认可。 發(fā)表于：2010/3/19 基于FPGA的可加密USB存储设备设计 基于FPGA的可加密USB存储设备的设计过程，介绍了FPGA芯片EP1C3T100、USB接口芯片AU6983等各个模块的功能及硬件电路设计。对AES加密算法作了详细说明，并对硬件FPGA实现进行了设计和优化。该设备由FPGA芯片通过硬件来完成数据加密过程，由高速传输总线进行数据传输。具有实时性好、安全性高等优点。 發(fā)表于：2010/3/19 赛灵思针对工业自动化简化实时以太网网络开发 北京 —— 全球可编程逻辑解决方案领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ: XLNX)）日前在德国纽伦堡召开的 2010 年全球嵌入式展览会（Embedded World 2010）上推出业界首款专门针对工业自动化系统设计优化的特定市场目标设计平台。该平台基于赛灵思低成本、低功耗 Spartan®-6 现场可编程门阵列 (FPGA)，可加速实时以太网网络的开发，让让工业企业到工厂车间也能拥有高速连接和高可靠通信。 發(fā)表于：2010/3/19 二维FIR滤波器的FPGA实现 对二维信号实时处理涉及大量的复数运算且对运算速度要求很高，因此二维有限长单位脉冲响应滤波器(2D—FIR)的结构比一维滤波器要复杂得多。通过对二维滤波器重要运算单元复数乘法的分析、优化减小了其所需实数乘法器的个数。采用Quartus II软件综合可以得到算法优化后的二维滤波器占用逻辑资源减少了16％，工作速度提高了13％。 發(fā)表于：2010/3/19 基于FPGA实现DSP与RapidIO网络互联 在密集型实时信号处理应用中，DSP 由于其本身结构特点具有不可替代的位置。但是遗憾的是目前很多DSP不具有RapidIO 接口，而且也没有ASIC 能够为这些DSP提供RapidIO接口。为了在RapidIO 网络中充分利用DSP 数据处理的优势，我们采用FPGA 做一个转接桥逻辑，将DSP 的总线连接到一个RapidIO 的IP 核，从而实现DSP 和RapidIO 网络的互联。 發(fā)表于：2010/3/19 AES算法的可配置硬件结构设计与实现 在分析AES算法的基础上，介绍了该算法各模块的设计实现方法，并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析，将3种密钥长度的密钥生成算法进行了可配置设计，使该设计能够实现加解密功能。该设计通过了FPGA仿真验证，与传统设计方案相比大大减小了硬件资源的消耗。 發(fā)表于：2010/3/18 基于FPGA的PCI总线接口硬件调试策略 Signal TapⅡ逻辑分析器集成到QuartusⅡ设计软件中，能够捕获和显示可编程单芯片系统(SOPC)设计中的实时信号状态，这样，开发者就可以在整个设计过程中以系统级速度观察硬件和软件的交互。Signal TapⅡ可支持多达1024个通道，采样深度高达128KB，每个分析器均有1O级触发输入／输出，从而增加了采样的精度。 發(fā)表于：2010/3/18 <…481482483484485486487488489490…>
