2 月 21 日消息，分析師 @jukan05 今日轉發了一份關于英特爾 Panther Lake 的深度技術分析報告，揭示了首款基于 Intel 18A 制程工藝的 CPU 產品的關鍵設計參數。

這份報告通過對芯片物理實現的詳細拆解，呈現了 18A 工藝在初期量產階段的真實技術面貌，同時也勾勒出英特爾未來 14A 工藝的技術演進路徑。

核心尺寸與單元設計

Panther Lake 芯片的裸晶圓尺寸（Die size）約為 110mm2，芯片內所有區域，包括邏輯芯片和 SRAM 芯片，均采用了高性能（HP）庫，而非通常用于提高密度的高密度（HD）庫。

具體而言，邏輯芯片部分采用 G50H180 規格，SRAM 芯片面積為 0.023μm2，這與英特爾此前披露的信息一致。

在金屬層間距上，其最小金屬間距（M0）為 36nm。盡管 Intel 18A 宣稱可實現 32nm 的 M0 間距，但這僅適用于 HD 庫（對應 H160）。

與業界常見的 HD / HP 同間距但晶體管數量不同的做法不同，18A 的 HD 和 HP 庫均維持 5 個鰭片，但 HD 庫采用 32nm 間距，而 HP 庫則為 36nm 間距。

在金屬層方面，前端（FS）共有 15 層金屬層，后端（BS）共有 6 層金屬層，其中 BM5 層實質上可視為 RDL（重分布層）。

GAA 間距與背面供電的妥協

GAA 全環繞柵極晶體管的間距是衡量工藝先進性的關鍵指標。Panther Lake 的邏輯最小柵極間距為 76nm，而 SRAM 位線間距為 52nm，兩者之間存在顯著差異。這一差異背后則是技術的權衡取舍。

關于 Power Via 背面供電技術，英特爾此前已說明 18A 的 SRAM 并未采用 Power Via 方案。18A 的 Power Via 技術是在 GAA 結構之間插入電源通孔，將背面供電連接至前端中段金屬層（MEOL）接觸層，并向源極提供電力。但是，這要求 GAA 間距必須足夠大，否則 Power Via 無法通過。

按照業內普遍認知，若要在 SRAM 單元中實現 Power Via，僅插入 NN 間距一項就需將單元高度增加 1.1 倍。報告指出，雖然英特爾官方解釋是背面供電對 SRAM 提供的收益不明顯，但根本原因其實在于技術限制。

好消息是，這一限制有望在 14A 節點得到解決。14A 將改用 BSCON 技術，直接從背面連接到晶體管的源極端子，從而擺脫 GAA 間距的約束。這意味著，14A 的 SRAM 是具備采用 Power Via 技術能力的。

在材料層面，18A 的 MEOL（中段制程）接觸孔以及 BEOL（后段制程）的 V0/V1 層仍采用鎢，而非此前傳聞中的鉬。M0 金屬層則采用銅。分析認為，英特爾計劃在 14A 節點引入鉬，但 14A 的 M0 間距仍然較大，僅略小于 18A，因此目前尚無必要采用釕。

除此之外，18A 的 GAA 結構已配備內部間隔層（Inner Spacer）。相比之下，三星的 SF3 工藝直到 SF2 節點才引入該結構，這凸顯了不同代工廠在技術成熟度上的差異。

在產能與良率方面，報告提到，Panther Lake 目前仍處于良率爬坡階段，且當前產品全部采用相對更易制造的 HP 庫。分析認為，先不考慮英特爾承諾的 32nm 間距，僅從當前量產產品來看，即使在 36nm 上，良率穩定仍需一些時日。

報告提到，18A 邏輯 GAA 間距達 76nm，甚至遠大于中芯國際 N+3 工藝的 32nm 鰭片間距。這印證了一個觀點：GAA 工藝本身與光刻設備的關聯度有限，甚至在光刻設備受限時，反而可通過 GAA 來放寬間距要求。然而，即便擁有這種便利，英特爾要想實現穩定的量產工藝仍非易事。半導體的難度遠不止于光刻機，極紫外光刻僅是入場券，真正的競爭在于蝕刻、沉積、清洗等更難的工藝整合能力，而這正是臺積電領先于英特爾和三星的核心領域。