引言

近年來，隨著人工智能、物聯網和5G技術的爆發式增長，集成電路設計復雜度呈指數級攀升，為了應對復雜的功能需求并縮短產品設計周期，現代芯片設計流程所采用的解決方案是IP(Intellectual Property)復用[1-3]。IP核按照固化程度可分成三類：軟核、固核和硬核。其中，軟核以寄存器傳輸級（Register-Transfer Level,RTL）代碼的形式進行交付，具有最高的配置靈活性。在智能芯片的設計流程中，IP軟核可根據需求進行功能和性能方面的定制，且不受工藝平臺限制，得到了廣泛的應用。

與傳統的通用處理器芯片不同的是，智能芯片具有更強的任務專用性與計算能力，主要用于實現某些特定的AI任務的高效處理，這類芯片通常伴隨著對更緊湊的設計周期、更高的定制化程度以及更高的設計復用能力的需求[4]。而IP核的復用會帶來功能缺陷的放大效應，任何微小的缺陷都會隨著復用擴散至所有采用該IP核的片上系統（System on Chip,SoC）設計中，帶來嚴重的系統性風險[5]。故IP軟核的質量問題是智能芯片設計流程中值得關注的問題，其可靠性、兼容性與安全性直接關乎最終芯片的功能正確性與市場競爭力。質量評測不僅是對IP軟核功能正確性的驗證，更是對其性能、穩定性、安全性和合規性的全面考量。通過嚴格的質量評測，可以及早發現IP軟核中潛在的問題，并進行針對性的優化和改進，從而確保智能芯片的整體質量和性能。

因此，建立一套科學、結構化、可擴展的IP軟核質量評價體系具有重要的現實意義和工程價值。本文提出了一個面向智能芯片的IP軟核質量評價框架策略，通過本研究，期望能夠推動IP軟核質量評估法的標準化和工程落地，為智能芯片開發流程提供更具可靠性和可控性的技術支撐。

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作者信息：

陳容1，陳嵐1，李錕2，李苗3，溫孝謙2，陸仁杰1，秦兆慧1，王亞麗1

（1.中國科學院微電子研究所，北京 100029；

2.中國電子技術標準化研究院，北京 100007；

3.中國電子科技集團公司智能院信息科學研究院，北京 100043）