一种20 MS/s基于VCO比较器的二阶噪声整形SAR ADC设计
信息技术与网络安全
王 也1，2，刘力源2，3，吴南健2，3
(1.中国科学技术大学 微电子学院，安徽 合肥230026； 2.中国科学院半导体研究所，北京100083； 3.半导体超晶格国家重点实验室，北京100083)
摘要： 基于压控振荡器(VCO)结构的比较器，提出了一种二阶噪声整形逐次逼近型(NS-SAR)模数转换器(ADC)。首先采用对电源电压敏感度较低且噪声性能更优越的VCO比较器，随后通过动态放大器优化噪声传递函数的零极点，最后通过噪声整形结构抑制信号带内噪声。基于180 nm CMOS 工艺，设计了一款12位20 MS/s NS-SAR ADC。仿真结果表明，在1.3 V电源电压下，功耗为1.12 mW，过采样率（OSR）为8时，信号噪声失真比(SNDR)为72.7 dB，无杂散动态范围(SFDR)为88 dB，优值(FoMs)为163 dB；并且在1.3～1.8 V电源电压范围内，其有效位数(ENOB)>11.7 bit。
中圖分類號： TN432
文獻標識碼： A
DOI： 10.19358/j.issn.2096-5133.2021.06.011
引用格式： 王也，劉力源，吳南健. 一種20 MS/s基于VCO比較器的二階噪聲整形SAR ADC設計[J].信息技術與網絡安全，2021，40(6)：62-68.
文獻標識碼： A
DOI： 10.19358/j.issn.2096-5133.2021.06.011
引用格式： 王也，劉力源，吳南健. 一種20 MS/s基于VCO比較器的二階噪聲整形SAR ADC設計[J].信息技術與網絡安全，2021，40(6)：62-68.
A 20 MS/s second-order noise shaping SAR ADC with VCO-based comparator
Wang Ye1，2，Liu Liyuan2，3，Wu Nanjian2，3
(1.School of Microelectronics，University of Science and Technology of China，Hefei 230026，China； 2.Institute of Semiconductors，Chinese Academy of Sciences，Beijing 100083，China； 3.State Key Laboratory of Superlattices and Microstructures，Beijing 100083，China)
Abstract： A second-order noise-shaping successive approximation register(NS-SAR) analog-to-digital converter(ADC) with a voltage-controlled oscillator(VCO)-based comparator is presented in this paper. Firstly, a VCO-based comparator with low voltage sensitivity and better noise performance is adopted. Then the zero pole of the noise transfer function is optimized by the dynamic amplifier. Finally, the noise in the signal band is suppressed by the noise shaping structure. A design example of 12 bit 20 MS/s NS-SAR ADC was fabricated in a 180 nm CMOS technology. Simulation results show that, it consumes 1.12 mW at a 1.3 V power supply and achieves a FoMs of 163 dB with 72.7 dB SNDR, 88 dB SFDR at an oversampling ratio(OSR) of 8, and the effective number of bits(ENOB)>11.7 bit in the supply voltage range of 1.3～1.8 V.
Key words : ADC；noise-shaping；VCO-based comparator；dynamic amplifier
0 引言
隨著CMOS制造工藝的不斷進步以及新穎電路結構的提出，中等精度(8~10 bit)的SAR ADC已經可以實現數百或數千MS/s的采樣率，且其面積較小、功耗較低。NS-SAR ADC將過采樣技術和噪聲整形技術引入到SAR ADC中，在SAR結構低功耗的基礎上大大提高模數轉換器的精度，是近年來國內外研究的熱點。NS-SAR主要分為兩種結構，一種是級聯積分器前饋結構，采用FIR和IIR濾波器級聯，可以實現較為理想的噪聲整形效果[1-2]。2012 年，FREDENBURG J A等人首次將該結構用于傳統的SAR ADC，使得一個8 bit的轉換器獲得了10 bit的精度[3]，但是其電路較為復雜，需要一個由高性能運放構成的積分器。2019年，Zhuang Haoyu等人采用無源積分器的方法大大減小轉換器的功耗，通過二階的噪聲整形將一個9 bit轉換器的精度提升到了12.7 bit[4]。另一種則是誤差反饋結構，其結構相對簡單。2018年，Li Shaolan等人采用該種結構實現了NS-SAR ADC，同時動態運放的加入也減小了部分功耗，最終獲得了穩定優異的噪聲整形效果[5]。同年，楊家琪博士采用雙誤差反饋通道的方式，有效地提高了轉換器的信噪比[6]，但是系統中的四輸入動態比較器會引入額外的失調和回踢噪聲。
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作者信息：
王 也1，2，劉力源2，3，吳南健2，3
(1.中國科學技術大學 微電子學院，安徽 合肥230026；
2.中國科學院半導體研究所，北京100083；
3.半導體超晶格國家重點實驗室，北京100083)
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