當今幾乎每個數字設備背后的邏輯電路都依賴于兩種晶體管的配對-NMOS和PMOS。他們擁有相同的電壓信號，如果我們將其中一個打開，同時將另一個關閉，然后把它們放在一起，那就意味著電流僅在發生一點變化時才應流動，從而大大降低了功耗。這些對已經坐在對方旁邊幾十年了，但是如果電路要繼續縮小，它們將不得不更加靠近。

　　本周，在IEEE國際電子設備會議（IEDM）上，英特爾展示了一種不同的方式：將這些對堆疊在一起，使彼此重疊。該方案有效地將簡單CMOS電路的占位面積減少了一半，這意味著未來IC的晶體管密度可能翻倍。

　　該方案首先使用被廣泛認可的下一代晶體管結構，根據涉及的人而不同，我們可以將其稱為納米片，納米帶，納米線或全能門器件。不同于以往晶體管是由垂直的硅鰭片構成，現在的納米片的溝道區域而是由多層，水平，納米薄的片層堆疊而成。

　　圖片照片：英特爾 CMOS器件已經從平面發展到FinFET。他們將很快轉向納米片。進一步縮小電路將需要堆疊NMOS和PMOS器件。

　　英特爾工程師使用這些設備來構建最簡單的CMOS邏輯電路，即inverter。它需要兩個晶體管，兩個電源連接，一個輸入互連和一個輸出。即使當晶體管像今天那樣并排放置時，布置也非常緊湊。但是通過堆疊晶體管并調整互連，inverter的面積減少了一半。

　　英特爾用于構建堆疊式納米片的方法被稱為自對準（self-aligned ）工藝，因為它可以在實質上相同的步驟中構建兩種設備。這很重要，因為添加第二步（例如，將它們構建在單獨的硅片上，然后將硅片粘合在一起）可能導致未對準，從而破壞任何潛在的電路。

　　從本質上講，該工藝是對制造納米片晶體管的步驟的修改。它從硅和硅鍺的重復層開始。然后將其雕刻成一個高個的窄鰭，然后蝕刻掉硅鍺，留下一組懸浮的硅納米片。通常，所有的納米片都會形成一個晶體管。但是在這里，為了形成一個NMOS器件，頂部的兩個納米片連接到了摻磷的硅上，而底部的兩個納米片則連接到了摻硼的硅鍺上，以生產PMOS。

　　英特爾高級研究員兼組件研究總監羅伯特·喬（Robert Chau）說，完整的“集成流程”當然要復雜得多，但是英特爾研究人員一直在努力使其盡可能簡單。集成流程不能太復雜，因為這將影響到制造具有堆疊CMOS的芯片的實用性。這是一個非常實用的流程，并取得了可觀的結果。“

　　照片：英特爾的inverter由兩個彼此疊置的晶體管組成，它們的某些部分和互連點是公用的。

　　他說：”一旦掌握了這一點，下一步就是追求性能。“ 這可能將涉及改進PMOS器件，目前它們在驅動電流的能力方面落后于NMOS。Chau說，該問題的答案可能是在晶體管溝道中引入了”應變“。想法是使硅晶體的晶格變形，以使電荷載流子（在這種情況下為空穴）更快地通過。英特爾早在2002年就將應變引入了其設備。在IEDM的另一項研究中，英特爾展示了一種在納米帶晶體管中同時產生壓縮應變和拉伸應變的方法。

　　其他研究組織也正在尋求堆疊式納米片的設計，盡管有時將它們稱為互補FET或CFET。比利時研究組織Imec率先提出了CFET概念，并于去年6月在IEEE VLSI研討會上報告了構建它們的過程。但是，Imec組件并非完全由納米片晶體管制成。相反，底層由FinFET組成，頂層是單個納米片。臺灣的研究人員報道了一種CFET結構的生產，該結構的每個PMOS和NMOS都有一個納米片。相比之下，英特爾的電路在三納米PMOS的上面有一個兩納米NMOS，這與需要堆疊時的設備看起來更像。