內容簡介：傳統的展平式物理設計已不能滿足VLSI的設計需求，層次化物理設計已成為VLSI設計的主流方法。在VLSI層次化物理設計過程中，頂層寄存器和子模塊內寄存器的時鐘樹偏差對整個芯片時序收斂有很大的影響。針對億門級層次化頂層物理設計時鐘樹無法讀取到子模塊中的時鐘樹延時，導致最終頂層寄存器和子模塊內寄存器時鐘偏差過大的問題，提出了在頂層時鐘樹綜合階段設置子模塊實際時鐘延遲的方法，有效地減小頂層寄存器和子模塊內寄存器的時鐘偏差，為后續的時序優化提供了有效保障。