| 基于FPGA高速线阵CCD的驱动电路设计 | |
| 所屬分類：参考设计 | |
| 上傳者：aet | |
| 文檔大小：396 K | |
| 標簽： FPGA | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：线阵CCD的驱动电路设计是决定CCD成像质量的关键技术之一。在对TCD1706D线阵CCD驱动时序分析的基础上，利用FPGA实现了线阵CCD的工作频率为10 MHz的驱动电路设计。利用Quartus II软件自带的PLL IP核生成系统工作频率，通过Verilog语言对硬件电路进行描述，采用Moore有限状态机实现驱动信号之间的相位关系。通过Quartus II软件平台，对设计的时序电路进行仿真，并在示波器中显示了直径为0.16 mm的漆包线的成像波形。实验结果表明，该方法能够满足TCD1706D线阵CCD工作频率为10 MHz的要求。 | |
| 現在下載 | |
| VIP會員，AET專家下載不扣分；重復下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計算機系統工程研究所版權所有 京ICP備10017138號-2