| 基于VHDL的数字系统层次化设计方法 | |
| 所屬分類：参考设计 | |
| 上傳者：aet | |
| 文檔大小：369 K | |
| 標簽： CPLD | |
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| 文檔介紹：通过对数字频率计系统的设计，介绍了基于VHDL语言的数字系统层次化设计方法。首先将数字系统按功能划分为不同的模块，各模块电路的设计通过VHDL语言编程实现，然后建立顶层电路原理图。使用MAX+PLUS II开发软件完成设计输入、编译、逻辑综合和功能仿真，最后在CPLD上实现数字系统的设计。结果表明，使用这种设计方法可以大大地简化硬件电路的结构，具有可靠性高、灵活性强等特点。 | |
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