| 基于源耦合逻辑的正交二分频器设计 | |
| 所屬分類：参考设计 | |
| 上傳者：aet | |
| 文檔大小：490 K | |
| 標簽： IC设计软件 | |
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| 文檔介紹：设计了一种基于源级耦合结构的正交二分频电路，由两个完全相同的源级耦合D触发器级联构成，交替工作于触发和锁存模式。对传统的源级耦合结构做了适当改进，采用动态负载，通过对PMOS管的开关控制很好地解决了电路工作速度和输出摆幅间的矛盾；且时钟开关PMOS和NMOS采用不同直流偏置，便于低电源电压下直流工作点的选取。采用TSMC 0.18 μm RF CMOS工艺进行仿真验证。实验结果表明，分频器在1.92 GHz输入时钟频率下能正常实现正交二分频，有较宽的锁定范围，且在3 V电源电压下功耗仅为1.15 mW。 | |
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