| Verilog HDL中case声明 | |
| 所屬分類：教程|讲义 | |
| 上傳者：vivianlan | |
| 文檔大小：24 K | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：casez,和casex是指除了正常的0,1电平外还包含高阻态(Z)和不确定信号(X)两种情况。在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。 casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。在casex语句中，则把这种处理方式进一步扩展到对的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。 | |
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