| 基于VHDL语言的卷积码和Viterbi译码的实现 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：1281 K | |
| 標簽： 开发工具 | |
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| 文檔介紹：介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。 | |
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