确定AD9548系统时钟低环路带宽应用中的最大容许频率漂移速率
所屬分類：解决方案
上傳者：ADI
文檔大小：691 K
標簽： 终端
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文檔介紹：在大多数应用中，频率源的稳定性(模拟PLL中的VCO或 AD9548中的系统时钟)不是一个大问题，因为PLL控制环路通常会补偿任何内在的频率漂移。但在环路带宽非常低的应用中，频率漂移速率需要予以特别关注，因为当频率漂移速率非常高时，环路可能无法以足够快的速度做出响应并进行补偿。
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