| 数字基带预失真系统中环路延迟估计的FPGA实现 | |
| 所屬分類：参考设计 | |
| 上傳者：chenyy | |
| 文檔大小：665 K | |
| 標簽： FPGA | |
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| 文檔介紹：在数字基带预失真（DPD）系统中，反馈信号相对于输入信号有一段时间延迟，该延迟破坏了预失真系统的稳定性，故必须对其进行估计和补偿。本文基于FPGA芯片Stratix II EP2S60F672C4设计实现了数字基带预失真系统中的环路延迟估计模块。该模块运用了一种环路延迟估计新方法，此方法易于FPGA实现的同时在信号失真的情况下也能给出正确的估计结果。由Modelsim SE 6.5c的时序仿真和SignalTaps II的硬件调试结果验证了本文所设计模块的有效性。 | |
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