| 多项式拟合在log-add算法单元中的应用及其FPGA实现 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：248 K | |
| 標簽： FPGA | |
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| 文檔介紹：综合考虑面积和速度等因素，采用一次多项式拟合实现了简单快速的log-add算法单元。实验结果表明，在相同的精度要求下，其FPGA实现资源占用合理，硬件开销好于其他次数的多项式拟合实现方案。 | |
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