| Verilog HDL的基本语法---参考手册级 | |
| 所屬分類：教程|讲义 | |
| 上傳者：wenhuawu | |
| 文檔大小：461 K | |
| 標簽： 开发工具 | |
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| 文檔介紹：一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以 由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互 的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清 晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 | |
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