| 一种高速RS译码器的FPGA实现 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：286 K | |
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| 文檔介紹：结合流水线技术， 对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构，给出了基于时域译码的FPGA实现和验证，并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进，使其错误位置和错误值多项式单元能面积复用。该结构的特点是：控制单元简单；模块结构非常规则，易于用Verilog HDL实现；可应用于高速通信场合。 | |
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