| AES算法的快速硬件设计与实现 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：1865 K | |
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| 文檔介紹：基于FPGA并采用流水线技术和优化设计，提出了一种更高效的AES算法IP核的硬件设计方法。在使用较低时钟频率的情况下，可以获得更大的数据吞吐量和更快的传输速度。 | |
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