| FPGA实验一、分频计数实验 | |
| 所屬分類：源代码 | |
| 上傳者：jessicayangh | |
| 文檔大小：128 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：分频计数实验是verilog入门最基础的实验。在实验中，把分频输出的信号clk_div和蜂鸣器连接在一起，大家可以真真感受到什么是分频了。下面的程序里，用了20bit的计数器cnt，循环的计数，所以说一个周期有2的20次幂也即大约有1M分频，因为主时钟50MHz（周期就是20ns），所以20ms一个计数周期。蜂鸣器就以20ms的周期性发声，大家可以改变cnt的值看看效果。 | |
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