| 3-DES IP核的VerilogHDL设计 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：257 K | |
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| 文檔介紹：首先介绍了3-DES算法的加密/解密原理，在此基础上，采用流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联，为该IP核设计了输入输出控制信号，同时将其下载到FPGA中进行验证，获得了良好的性能。 | |
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