| 基于FPGA的高速并行Viterbi译码器的设计与实现 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：243 K | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx ISE 6．2中进行了建模仿真和综合实现。 | |
| 現(xiàn)在下載 | |
| VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計算機系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號-2