| 基于Verilog的RISC MCU中断系统的设计与验证 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大小：184 K | |
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| 文檔介紹：详细论述了4位RISC MCU中断系统的Verilog设计实现过程。该MCU采用PIC两级流水线结构，含4个中断源，2级优先级。最后通过整体的RISC MCU IP核对其中断系统进行完整的程序测试，完成功能与时序的仿真与验证。 | |
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