| 高速可配置RSA密码协处理器的ASIC设计 | |
| 所屬分類：技术论文 | |
| 上傳者：aet | |
| 文檔大?。?span>179 K | |
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| 文檔介紹：提出了一种基于嵌入式系统的高速、可配置RSA密码协处理器的ASIC设计方案，可实现256 bit到2 048 bit的RSA加密运算。为了提高运算速度，采用改进的高基模乘算法和流水线结构；为了消除协处理器与内存之间的通信速度瓶颈，使用DMA直接访问方式；同时，数据输入输出都使用双口存储体，形成加解密数据流，本文将该加解密协处理器简称为SPU（Streaming Processing Unit）。 | |
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