頭條 世界首款微处理器MP944被复活 7月27日，嵌入式系统专家亚当·泰勒使用FPGA（现场可编程门阵列）复刻F-14雄猫战斗机的中央大气数据计算机，将其装入3D打印的F-14模型中，成功控制后者的可变后掠翼系统。 该系统核心为MP944微处理器，1970年6月随F-14服役，比1971年11月问世的英特尔4004早近一年半，此前因军事保密1998年才解密，是世界首款微处理器，性能较英特尔4004快约8倍。亚当·泰勒基于Spartan 7的SoM模块复现了MP944全部六块芯片，目前该项目的全部代码和文档已公开在GitHub，供全球开发者查阅。 最新資訊 基于安路FPGA的双端口千兆以太网视频传输卡 本文介绍了一种使用ANLOGIC(上海安路信息科技有限公司) AL3 FPGA实现的基于千兆以太网的实时视频传输系统。本文首先对AL3 FPGA的特点，KSZ9031RNX千兆PHY芯片和视频传输带宽计算等进行了简要介绍，然后详细描述了系统硬件架构和FPGA程序架构，通过采用乒乓式的页模式访问SDRAM解决视频缓存带宽瓶颈，实现了1080P 30帧/秒的实时视频传输。 發表于：2015/7/27 2015 Altera亚洲创新设计大赛获奖名单 经过激烈的角逐，2015亚洲创新设计大赛共评选出特等奖4名、一等奖6名、二等奖4名，三等奖6名。其中，湖北大学的“30秒速解魔方机器人”在公投环节以两票领先的优势当选本届亚洲创新设计大赛的两岸总冠军。 發表于：2015/7/25 2015 Altera亚洲创新设计大赛完美收官 7月11日～12日，由Altera和友晶科技联合主办的2015亚洲创新设计大赛终于在武汉落下帷幕。本届大赛吸引了500多支队伍报名参赛，通过分赛区的比拼，最后共有16支队伍带着他们的精彩作品来到现场，参加最后的角逐。 發表于：2015/7/25 基于粒子群算法的交通干线协调控制的研究 目前各大城市交通拥堵的一个重要原因是交通控制仍然为单点控制，未能实现协调优化。基于此，提出一种基于粒子群优化的干线交通总延误最小协调控制方法。首先，通过对城市交通干线协调控制进行数学抽象，建立干线交通双向绿波控制总延误模型。其次，依据总延误模型的特征，设计了一种利用历史最优共享的粒子群算法(VSHBPSO)。接着，对干线总延误模型进行优化，以总延误最小为目标，得出相位差、绿信比的最优解，进而获得交通信号相位的动态配时策略。最后以秦皇岛市交通干线为例进行仿真实验，实验结果表明，优化后的交叉口配时方案比传统的定时控制方案减少了43.1%的延误时间，有效提高了干线通行效率。 發表于：2015/7/23 基于FPGA的通用PCM测试系统设计 遥测系统中，使用大量、种类繁多的数据综合设备将不同种类、不同通道的有用信息综合、编码为PCM流。为满足种类繁多的数据综合设备的测试需求，研制了基于FPGA的通用PCM测试系统，实现对具有不同码型、码速率、帧结构以及接口等的数据综合设备的功能测试。系统功能强大，使用灵活方便。 發表于：2015/7/23 基于FPGA的数字高清CMOS遥感成像技术 为得到高质量的数字高清遥感图像，设计了一种基于FPGA的CMOS遥感成像系统。首先阐述了以FPGA为主处理器的硬件平台结构，然后从模块化的角度详细介绍了如何用FPGA器件实现硬件系统的数字功能并得到高质量的遥感图像，这些内容主要包括主控制接口、传感器接口、图像预处理、DDR2控制、数字视频合成等模块。通过软件仿真和硬件测试，验证了设计方案的正确性和有效性。 發表于：2015/7/23 基于FPGA的电子变焦系统设计 针对数码相机、手机等移动设备的特点，提出一种基于高分辨率传感器的无损电子变焦模型，该模型同时克服了光学变焦模型和传统电子变焦模型的缺陷，输出图像可以达到光学变焦的效果。针对图像在缩放过程中的混叠现象，提出一种基于FPGA的抗混叠滤波和双线性插值相结合的图像缩放算法。通过MATLAB仿真表明，该算法得到的图像质量较高,硬件实现简单。 發表于：2015/7/23 基于DSP+CPLD的电动舵机控制系统的设计 设计了一个基于DSP+CPLD的电动舵机控制系统。硬件电路包括控制器、驱动电路、信号检测电路以及保护电路，完成了对各部分电路的检测，同时采用了PI控制算法，并对参数进行了调整。采用DSP和CPLD相结合的主控单元，简化了DSP的外围电路，减少了DSP消耗的运算资源，并充分运用了CPLD编程的灵活性。实验结果表明，该电动舵机控制系统运行可靠、稳定，具有较强的实用性。 發表于：2015/7/23 带残余补偿的外推冲激响应低成本FIR滤波器实现 基于带残余补偿的外推冲激响应设计技术，利用硬件描述语言编程在集成电路上对FIR数字滤波器进行了综合。该技术利用冲激响应的准周期特性近似滤波器系数，有效降低了FIR滤波器常系数乘法的复杂度，并通过残余补偿降低滤波器阶数，同时应用子项共享技术进一步减少加法器个数。综合结果表明所提方法可以有效节省高阶FIR滤波器硬件资源的消耗，适用于低成本数字系统设计。 發表于：2015/7/21 IDT 公司通过新增额外的支持PCIe 时钟输出的器件扩展VersaClock 5 产品系列 美国加利福尼亚州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布扩展其 VersaClock 5 系列可编程时钟发生器，新推出的器件可简化设计中 PCIe 时钟的产生，同时提供VersaClock 产品系列众所周知的灵活输出。高性能VersaClock 5 系列的新成员具有专属的低功耗HCSL （ LP-HCSL）输出，通过为PCIe 设计提供一个集成式的时钟产生和分配方案能够减少电路板空间，并降低物料成本 （BOM ）。 發表于：2015/7/14 <…192193194195196197198199200201…>
