如果想要使串行輸入邏輯信號(hào)Vt延時(shí)輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計(jì)數(shù)器，二者采用同一時(shí)鐘信號(hào)CP。在時(shí)鐘信號(hào)前半周期內(nèi)，計(jì)數(shù)器內(nèi)容加1，其輸出作為讀出數(shù)據(jù)的地址。在時(shí)鐘信號(hào)后半周期內(nèi)，新的輸入內(nèi)容Vf寫(xiě)入到同一單元，此信號(hào)須經(jīng)過(guò)td=2n 1Tcp時(shí)間才被讀出，此處Tcp為時(shí)鐘信號(hào)周期。
如果想要使串行輸入邏輯信號(hào)Vt延時(shí)輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計(jì)數(shù)器，二者采用同一時(shí)鐘信號(hào)CP。在時(shí)鐘信號(hào)前半周期內(nèi)，計(jì)數(shù)器內(nèi)容加1，其輸出作為讀出數(shù)據(jù)的地址。在時(shí)鐘信號(hào)后半周期內(nèi)，新的輸入內(nèi)容Vf寫(xiě)入到同一單元，此信號(hào)須經(jīng)過(guò)td=2n 1Tcp時(shí)間才被讀出，此處Tcp為時(shí)鐘信號(hào)周期。
