1 引 言
運算放大器是許多模擬系統和混合信號系統的一個完整部分，伴隨著每一代CMOS 工藝，由于電源電壓和晶體管溝道長度的減小，為運算放大器的設計不斷提出新的挑戰。在采樣保持電路的設計中，運算放大器是最關鍵的模塊之一，其帶寬，擺率，增益，噪聲，失調等性能直接決定了采樣保持電路模塊的速度，精度等性能。
電路結構如圖1 所示。
圖1 折疊共源共柵運算放大器
運算放大器采用折疊共源共柵結構，采用NMOS 輸入差分對MN1 和MN2。MN0 為輸入差分對的尾電流源，向MN1 和MN2 提供直流偏置。MP1 和MP2 為電流源，向輸入管和共源共柵管提供直流偏置。MP3 和MP4 為共源共柵管，用來提高運算放大器的增益。MN3，MN4，MN5 和MN6 是共源共柵電流鏡負載，采用共源共柵結構可以提高輸出阻抗。
與套筒式結構相比，折疊共源共柵結構放大器輸出擺幅增大了一個過驅動電壓，另外較大的共模輸入范圍是我們選擇折疊共源共柵結構的主要原因。
3 開關電容共模反饋（CMFB）電路
由于采用全差分結構，而在高增益的全差分運算放大器中，輸出共模電平對器件的特性和適配相當敏感，而且不能通過差模反饋來達到穩定，因此設計時增加了共模反饋電路模塊，來穩定輸出共模電平。共模反饋電路如圖2 所示。共模反饋電路與主運放的連接如圖1 所示。
圖 2 共模反饋電路
該結構與電阻檢測方式，運用MOSFET 作為源級跟隨器和可變電阻的檢測技術相比有明顯優點。其工作流程如下，時鐘信號在Φ1 相位時，為C1 充電，確定C1 兩端的電壓，在Φ2 相位時，將C1 與C2 并聯，根據Vo1 和Vo2 平均值的大小確定輸出共模電平。例如，（Vo1+Vo2）/2>VREF，則輸出共模電平cmctl bias v > v ，從而使尾電流減小，最終導致輸出（Vo1+Vo2）/2 減小，連續幾個周期調整后，將使（Vo1+Vo2）/2≈Vref。從而達到控制輸出共模電平的目的。
4 偏置電路
如圖3 為放大器的偏置電路。MN1，MN2 及MN1，MN3 組成NMOS 電流鏡，2，3 支路將鏡像1 支路的電流，MP3，MP4 組成PMOS 電流鏡，這樣，4 支路的電流將鏡像自3 支路。MP2，MP1，MN4，MN5 采用二極管連接方式，以提供主放所需要的偏置，1 支路所用電流源，在電路設計中已替換成溝道長度L 較大（可以提供高阻抗）的管，調整此PMOS 管的尺寸可以調整偏置電流，進而控制運放的增益，帶寬及擺率等特性。
圖 3 運算放大器的偏置電路
5 仿真驗證
5.1 放大器的AC 特性分析
采用Cadence Spectre 仿真工具，CSMC0.6um 工藝模型進行仿真。得到如圖4 的仿真結果。
圖4 放大器AC 特性曲線
從而可以得到運算放大器的AC 特性，可以看出運算放大器是穩定的。
5.2 放大器的瞬態特性驗證
在輸入端加階躍信號圖，得到放大器瞬態特性驗證結果曲線，如圖5 所示。其中，圖中上半部分兩條曲線為輸入差分信號（方波信號），下半部分兩條曲線為輸出信號。從而可以確定放大器的瞬態特性如表2所示。
圖 5 放大器瞬態特性曲線
表放大器的瞬態特性
6 結論
在5V 電源電壓下，基于CSMC0.6um 工藝模型，驅動1pF 負載時，運算放大器功耗為6.2mW，開環增益70dB，帶寬54MHz，相位裕度77，擺率15V/us，建立時間95ns。可用于采樣保持電路中。本文作者創新點：采用折疊共源共柵結構、開關電容共模反饋電路以及低壓寬擺幅偏置電路，實現了在高穩定下的高增益、大輸出擺幅和較大的共模輸入范圍。