5月25日消息，在今天的國際電路系統研討會ISCAS 2026上，華為公司董事、半導體業務部總裁何庭波發表了指導半導體產業發展的新原則韜(τ)定律。

隨后華為麒麟發文指出，主導半導體產業半個多世紀的摩爾定律正面臨物理極限和經濟效益雙重挑戰，晶體管幾何縮微放緩、成本紅利消退。

對此華為創新性地提出了邏輯折疊（LogicFolding）等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。

核心思路是不再一味追求晶體管尺寸縮小，轉而以系統性降低時間常數τ為目標，驅動各層級性能、能效、晶體管密度的持續提升：

器件層面：通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；

電路層面：通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；

芯片層面：通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；

系統層面：定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。