探索分布式仿真方法加速Chiplet系统级验证
电子技术应用
徐加山1，何金鑫1，刘红云1，徐志磊2
1.深圳市中兴微电子技术有限公司；2.上海楷登电子科技有限公司
摘要： 随着人工智能（AI）和高性能计算领域对芯片算力需求的增长，Chiplet方案正日益受到行业重视。然而Multi-Die系统复杂性和规模的扩大导致仿真消耗服务器资源大、验证交付周期延长等。为解决这些问题，分析了传统的三步法和Socket验证方法，重点探索了Cadence分布式仿真方案，基于某实际Chiplet项目将系统级仿真任务分解成多个子Die并行执行的仿真实例，从服务器内存、跨服务器通信延迟、同步时间精准调控、信号连接开始时间及信号连接数量等多个方面探索了分布式仿真提效的措施，实现了超大规模Chiplet系统级RTL仿真和回归效率提升。
中圖分類號：TN407 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.250807
中文引用格式： 徐加山，何金鑫，劉紅云，等. 探索分布式仿真方法加速Chiplet系統級驗證[J]. 電子技術應用，2025，51(8)：35-39.
英文引用格式： Xu Jiashan，He Jinxin，Liu Hongyun，et al. Research on accelerating chiplet system level verification with distributed simulation technology[J]. Application of Electronic Technique，2025，51(8)：35-39.
中文引用格式： 徐加山，何金鑫，劉紅云，等. 探索分布式仿真方法加速Chiplet系統級驗證[J]. 電子技術應用，2025，51(8)：35-39.
英文引用格式： Xu Jiashan，He Jinxin，Liu Hongyun，et al. Research on accelerating chiplet system level verification with distributed simulation technology[J]. Application of Electronic Technique，2025，51(8)：35-39.
Research on accelerating chiplet system level verification with distributed simulation technology
Xu Jiashan1，He Jinxin1，Liu Hongyun1，Xu Zhilei2
1.Sanechips Technology Co.，Ltd.；2.Cadence Design Systems，Inc.
Abstract： With the increasing demand for chip computing power in the fields of AI and high-performance computing, the chiplet solution is attracting more and more attention in the industry. However, the expansion of complexity and scale in multi-Die systems leads to issues such as high server resource consumption during simulation and extended verification delivery cycles. To solve these problems, this paper analyzes the traditional three-step method and socket verification method, and focuses on the Cadence distributed simulation solution. Based on an actual chiplet project, this paper breaks down system-level simulation tasks into multiple sub-Dies for parallel execution, and explores distributed simulation measures to improve efficiency from multiple aspects, such as server memory, cross-server communication delay, precise synchronization time adjustment, signal connection start time, and signal connection quantity. This achieves ultra-large-scale chiplet system-level RTL simulation and improves regression efficiency.
Key words : chiplet；system level validation；distributed simulation technology
引言
隨著高性能計算、人工智能及自動駕駛等帶寬密集型應用的快速發展，傳統大的單芯片面臨良率風險，推動著系統架構正從傳統單芯片向多芯片集成方向演進，但這也導致系統級驗證難度顯著增加。現有驗證方法在應對Chiplet系統級仿真時存在運行效率低下、驗證交付周期長等問題。因此，本文探索了基于分布式仿真的驗證方案，通過構建并行化仿真任務調度機制和資源分配策略，實現多芯片協同驗證的效率提升。
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作者信息：
徐加山1，何金鑫1，劉紅云1，徐志磊2
（1.深圳市中興微電子技術有限公司，江蘇 南京 210012；2.上海楷登電子科技有限公司，上海 200235）
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