多级可配置CIC滤波器设计
电子技术应用
李升梅1，赵海2，倪屹1
1.江南大学 物联网工程学院；2.江苏集萃智能集成电路设计技术研究所有限公司
摘要： 针对超大规模集成电路的发展以及Sigma Delta模数转换器的广泛应用，提出一种面向24位Sigma Delta模数转换器的多级可配置级联积分梳状（Cascade Integral Comb，CIC）滤波器结构。滤波器结构借助级数调节和分时复用技术减少运算逻辑和存储逻辑单元，从而实现降低面积的目的。通过MATLAB Simulink搭建CIC滤波器模型进行仿真，并实现电路设计，仿真结果表明该滤波器可实现64~8 192倍8种降采样可调和2级或3级级联可调。基于180nm COMS标准单元工艺库进行ASIC版图设计，与传统CIC滤波器比较，数字电路在面积上具有显著优势。
中圖分類號：TN911 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.245640
中文引用格式： 李升梅，趙海，倪屹. 多級可配置CIC濾波器設計[J]. 電子技術應用，2025，51(2)：46-51.
英文引用格式： Li Shengmei，Zhao Hai，Ni Yi. Design of multistage configurable CIC filter[J]. Application of Electronic Technique，2025，51(2)：46-51.
中文引用格式： 李升梅，趙海，倪屹. 多級可配置CIC濾波器設計[J]. 電子技術應用，2025，51(2)：46-51.
英文引用格式： Li Shengmei，Zhao Hai，Ni Yi. Design of multistage configurable CIC filter[J]. Application of Electronic Technique，2025，51(2)：46-51.
Design of multistage configurable CIC filter
Li Shengmei1，Zhao Hai2，Ni Yi1
1.College of IoT Engineering， Jiangnan University； 2.Jiangsu Jitri Intelligent Integrated Circuit Design Technology Research Institute Co.， Ltd.
Abstract： In view of the development of Very-Large-Scale Integration circuits and the wide application of Sigma Delta analogue-to-digital converters, this paper proposes a multi-stage configurable cascade integrated comb filter structure for 24-bit Sigma Delta analogue-to-digital converters.The structure reduces the number of operation logic and storage logic units with the help of adjusting the number of cascades and time division multiplexing techniques for reusing a circuit, thus achieving a reduction in area.The CIC filter model is constructed by MATLAB Simulink for simulation, and the code design is completel. The simulation results show that the filter can realise 64~8 192 times of 8 kinds of downsampling adjustable and 2-stage or 3-stage cascade adjustable. ASIC layout is designed based on 180 nm COMS standard cell process libraries, and digital circuits offer significant area advantages over traditional CIC filters.
Key words : CIC filter；downsampling factor adjustable；stages adjustable；time division multiplexing circuit
引言
隨著集成電路技術和工業生產自動化技術的快速發展，作為模擬與數字信號橋梁的的模數轉換器（Analog Digital Converter, ADC）也成為研究的重點，其向著高精度、低功耗和減少面積的方向發展[1]。由于結構簡單和分辨率高，Sigma Delta轉換技術是測量技術應用中的首選。一般地，Sigma Delta ADC由模擬調制器電路與數字降采樣濾波電路兩部分組成。由于數字濾波器包含較多計算單元和存儲單元，Sigma Delta ADC的功耗和面積大小主要由數字濾波器決定[2]。級聯積分梳狀（Cascade Integrator Comb，CIC）濾波器僅由加法器和延遲器組成而不需要乘法器，因其結構簡單規整、占用硬件資源少且性能好，被廣泛應用于Sigma Delta ADC的多速率系統[3]。但是，單級CIC濾波器具有阻帶衰減差，主瓣衰減不明顯等缺點[4]。所以為實現去除24位Sigma Delta ADC模擬調制器輸出疏密波中的高頻噪音，本文設計遞歸結構級聯CIC濾波器，并且可以根據不同的降采樣因子選擇2級或3級積分差分級聯，減少硬件資源。采用加法器分時復用技術減少硬件資源。
本文詳細內容請下載：
http://m.tom3567.com/resource/share/2000006324
作者信息：
李升梅1，趙海2，倪屹1
（1.江南大學 物聯網工程學院，江蘇 無錫 214122；2.江蘇集萃智能集成電路設計技術研究所有限公司，江蘇 無錫 214122）
此內容為AET網站原創，未經授權禁止轉載。