隨著尺寸的不斷微縮，1T1C結構動態隨機存儲器（DRAM）的存儲電容限制問題愈發顯著，導致傳統1T1C-DRAM面臨微縮瓶頸。基于銦鎵鋅氧（IGZO）晶體管的2T0C-DRAM有望突破1T1C-DRAM的微縮瓶頸，在3D DRAM方面發揮更大的優勢。但目前的研究工作都基于平面結構的IGZO器件，形成的2T0C單元尺寸（大約20F2）比相同特征尺寸下的1T1C單元尺寸（6F2）大很多，使IGZO-DRAM缺少密度優勢。
針對平面結構IGZO-DRAM的密度問題，中科院微電子所微電子重點實驗室劉明院士團隊在垂直環形溝道結構（Channel-All-Around, CAA）IGZO FET 的基礎上，研究了第二層器件堆疊前層間介質層工藝的影響，驗證了CAA IGZO FET在2T0C DARM應用中的可靠性。經過優化后的IGZO FET表現出優秀的可靠性，經過10000秒柵極偏壓應力穩定性測試后（包括正偏壓與負偏壓條件），閾值電壓漂移小于25mV，進行1012次寫入擦除操作后沒有表現出性能劣化。該研究成果有助于推動實現4F2 IGZO 2T0C-DRAM單元。
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