基于FPGA的LVDS无时钟数据传输方案设计与实现
2021年电子技术应用第6期
毕彦峰1，李 杰1，胡陈君2
1.中北大学 电子测试技术重点实验室，山西 太原030051； 2.苏州中盛纳米科技有限公司，江苏 苏州215123
摘要： 针对离线式弹载数据采集存储设备小型化需求，设计了一种基于FPGA的LVDS(Low-Voltage Differential Signaling)无时钟高速数据传输系统。在不外挂接口芯片的情况下，用板载时钟代替差分时钟，仅使用一对差分管脚即可完成一路LVDS无时钟数据传输，系统中数据接口较多时可以很大程度上减少板卡体积。通过提高FPGA内部SERDES(Serializer-Deserializer)反串行化比例以及数据进行8B/10B编码解决鉴相器失效的问题，并以此为板载时钟提供准确的相位信息来对齐串行数据和模拟时钟，最后按照模拟时钟将串行LVDS数据反序列化，从而达到板载时钟代替LVDS随路时钟的目的，以此实现基于FPGA无随路时钟的LVDS高速传输。试验表明，该系统能够可靠、有效工作，具备一定工程实用价值。
中圖分類(lèi)號(hào)： TN919；TP274
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.201076
中文引用格式： 畢彥峰，李杰，胡陳君. 基于FPGA的LVDS無(wú)時(shí)鐘數(shù)據(jù)傳輸方案設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2021，47(6)：62-66.
英文引用格式： Bi Yanfeng，Li Jie，Hu Chenjun. Design and implementation of LVDS clockless data transmission scheme based on FPGA[J]. Application of Electronic Technique，2021，47(6)：62-66.
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.201076
中文引用格式： 畢彥峰，李杰，胡陳君. 基于FPGA的LVDS無(wú)時(shí)鐘數(shù)據(jù)傳輸方案設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2021，47(6)：62-66.
英文引用格式： Bi Yanfeng，Li Jie，Hu Chenjun. Design and implementation of LVDS clockless data transmission scheme based on FPGA[J]. Application of Electronic Technique，2021，47(6)：62-66.
Design and implementation of LVDS clockless data transmission scheme based on FPGA
Bi Yanfeng1，Li Jie1，Hu Chenjun2
1.State Key Laboratory of Electronic Testing Technology，North University of China，Taiyuan 030051，China； 2.Suzhou Zhongsheng Nanotechnology Company，Suzhou 215123，China
Abstract： Aiming at the miniaturization requirements of off-line bomb-borne data acquisition and storage equipment, an FPGA-based LVDS clockless high-speed data transmission system is designed. Without an external interface chip, the onboard clock is used to replace the differential clock, and only a pair of differential pins can complete a LVDS clockless data transmission. When there are many data interfaces in the system, the board volume can be greatly reduced. The problem of phase detector failure is solved by increasing the deserialization ratio of the FPGA internal SERDES and 8B/10B encoding of the data, so to provide accurate phase information for the onboard clock to align the serial data and the analog clock. Finally，following the analog clock，the serial LVDS data is deserialized, so as to achieve the purpose of replacing the LVDS accompanying clock with the onboard clock, so as to achieve high-speed LVDS transmission based on FPGA without accompanying clock. Tests show that the system can work reliably and effectively, and has certain engineering practical value.
Key words : FPGA；no clock transmission；LVDS；SERDES
0 引言
常規(guī)彈藥制導(dǎo)化改造試驗(yàn)過(guò)程中，事后回讀彈載數(shù)據(jù)記錄儀所記錄的各種指令參數(shù)是測(cè)試反饋中重要的方式。在靶場(chǎng)測(cè)設(shè)發(fā)射導(dǎo)彈之前，數(shù)據(jù)回讀也是監(jiān)測(cè)彈藥狀態(tài)的一種十分重要的方式。隨著科技的進(jìn)步，數(shù)據(jù)存儲(chǔ)設(shè)備愈發(fā)趨近小型化、高速化，所能提供的數(shù)據(jù)回讀接口也越來(lái)越少，導(dǎo)致對(duì)采集存儲(chǔ)設(shè)備進(jìn)行數(shù)據(jù)回讀時(shí)無(wú)法同時(shí)滿足速度快和接口少的條件[1-2]。
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作者信息：
畢彥峰1，李 杰1，胡陳君2
(1.中北大學(xué) 電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；
2.蘇州中盛納米科技有限公司，江蘇 蘇州215123)
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