“DDR4跑2400，等長控±25mil，時序有沒有問題？”

“正常操作，沒有問題”

“那時序差260ps有沒有問題？”

“那怕是藥丸”

“那等長控±25mil，時序差260ps有沒有問題？”

瞬間這個問題就把我驚出了一身冷汗，我們的layout工程師，真是各種操作秀到人頭皮發麻。雖然在SI領域還是個小學生，但我也知道等長相差在25mil左右時，時序是不可能相差260ps的。

我們的layout工程師也知道，按照常規操作來講，普通FR4級別的板材，時序和長度換算的經驗公式是1ps≈6mil。像這種脫離常識的事情必須要用事實說話，于是反手就發了一張圖，長度和時間如下圖所示。

從上面的圖上看來，信號之間的長度差只有4mil的情況下，時序相差266ps，這真的是刷新了三觀。

但是事實擺在了眼前，那就需要找到導致這種情況的原因了。等長不等時的情況雖然存在，但是目前還是設計階段，時序差距又如此離譜，所以設置出現問題的可能性比較大。首先懷疑是不是pin delay時間沒有填正確引起的，檢查了PIN delay的設置。嗯，意料之中，PIN delay開關是打開的，問layout工程師，是不是pin delay沒有填寫正確，結果回復是軟件中沒有填pin delay的相關參數，這個可能性pass了。

既然不是軟件設置問題，那么把時間短的網絡高亮，看看具體的走線情況，如下圖所示，發現所有時序參數比較小的網絡都集中在了第十層，如下圖所示。

發現上面這個情況時，感覺到離真相只有一步之差了，但是又有一層紙擋在中間，感受不到那一閃而過的靈感。從頭開始捋一下這個過程。從時序和長度的換算公式開始，看影響因素有哪些。下面是傳輸線在介質中的傳輸速度公式：

影響因素兩個，一個是相對導磁率，一般不含鐵磁體的介質材料，這個參數都為1；另一個是相對介電常數，這個和材料參數的設置有關系，可以在軟件的層疊設置中體現。檢查一下層疊，看這個參數的設置是否有問題。如下圖所示，果然，DK的設置是有部分不正確的。

將DK按照設計的層疊重新正確填寫后，時序回復了正常，如下圖所示。

所以其實這種等長不等時的情況，實際上延時的誤差并不存在，是軟件設置欺騙了你，實際的板子生產后，并不會有這種延時差距。雖然不會帶來什么影響，但是這個情況的出現，可能會讓設計人員嚇自己一跳，以致夜不能寐，于是就有了開頭的提問。

下面是文末彩蛋時間，設計中的層疊參數正確填寫是很有必要的，影響不僅是時序方面，還可以根據這些參數用軟件直接算阻抗，如下圖所示，這是軟件自帶的一個小功能，可以計算傳輸線的阻抗和電容，電感參數。

— end —

本期提問

實際中，什么情況可能造成等長卻不等時？

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文作者｜ 劉為霞