1 溝道長度調制效應（channel length modulation） MOS晶體管中,柵下溝道預夾斷后、若繼續增大Vds，夾斷點會略向源極方向移動。導致夾斷點到源極之間的溝道長度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點，導致在耗盡區漂移電子增多,使Id增大，這種效應稱為溝道長度調制效應。

2 漏極導致勢壘下降（drain induced barrier lowering） 當在MOS管的漏極加電壓時，漏極和襯底構成的pn結，漏極一側會出現正電荷堆積，相應的，襯底一側會感應出負電荷，這些負電荷有助于溝道的形成，因此導致開啟電壓相對減小，這種效應稱為漏極導致勢壘下降。

3 襯底電流體效應(substrate current body effect) 類似我們常說的雪崩倍增效應。先講熱電子，所謂熱電子，是指電子在兩次散射間獲得的能量將可能超過它在散射中失去的能量，從而使一部分電子的能量顯著高于熱平衡時的平均動能而成為熱電子。當在MOS管的漏極加很高的電壓，形成強電場的情況下，襯底中的熱電子越過漏極與襯底之間的勢壘進入漏極，熱電子與晶格碰撞，產生電子和空穴對，電子流向漏極而空穴流向襯底，形成漏極與襯底之間的電流。如果不斷累積，形成大電流，則稱之為襯底電流體效應。通常，在現代工藝的基礎上，當Vds上升至1.5~2v時，就有可能出現這個效應 這三種效應是在不斷增加漏極電壓的情況下逐漸變為主導效應的，通常analog design習慣應用CLM以及DIBL為主導效應的區域，因為在SCBE區域，輸出電阻將會大大的減小，但實際上目前analog design主要應用的還是CLM的區域。 需要注意的是，在CLM區域，輸出電阻不是恒定值，而是隨漏極電壓的變化而變化的。

4.MOS晶體管的襯底偏置效應 處于反偏的PN結的耗盡層將展寬。 在實際工作中，經常出現襯底和源極不相連的情況，此時，VBS不等于0。由基本的pn結理論可知，處于反偏的pn結的耗盡層將展寬。當襯底與源處于反偏時，襯底中的耗盡區變厚，使得耗盡層中的固定電荷數增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數值提高。對NMOS，VTN更正，對PMOS，VTP更負，即閾值電壓的絕對值提高了。

△VT=±γ√|Vbs| γ為襯底偏置效應系數，它隨襯底摻雜濃度而變化，

典型值：NMOS晶體管： 0.7~3.0； PMOS晶體管：0.5~0.7 △VT為閾值電壓變化量。

對PMOS晶體管，取負值，對NMOS晶體管，取正值。