0 引言

    高速高精度A/D轉換器是無線通信系統和便攜式數據采集設備的關鍵模塊。流水線A/D轉換器能在速度和精度之間合理折衷，同時實現較小的芯片面積和較低的功耗。近些年來，流水線A/D轉換器的精度能達到14～16位，速度達到80～150 MS/s。

    本文設計實現了一種低功耗16位100 MS/s流水線A/D轉換器。該流水線A/D轉換器的第三級到第五級采用簡化的MDAC結構，減小了芯片面積和功耗。MDAC中的OTA在增益、帶寬、相位裕度和建立時間方面都達到了很高的性能。由于OTA占據了MDAC大部分的功耗，通過優化OTA的功耗有助于提高轉換器的整體功率效率。動態偏置技術降低了采樣相電路的功耗。

1 ADC結構

    流水線A/D轉換器的工作原理是多級轉換。除了最后一級，每一級都實現了模擬信號的數字量化、模數轉換、余差電壓的計算和放大。流水線A/D轉換器的結構選取很靈活。級精度的分配復雜而重要。每級位數越少，子ADC對比較器失調的要求越低，每級的轉換速度越快。轉換器所需的比較器數量減少了，但是級數增多，所需的MDAC數量和OTA的數量也隨之增加。整體功耗也增大。后級引入的噪聲和誤差對轉換精度影響較大。常見的結構是第一級采用多比特位，后級均采用1.5比特/級，能在功耗和精度之間合理折衷。反之，每級位數越多，后級引入的噪聲和誤差對整體轉換精度的影響越小，但是對子ADC精度的要求提高，所需比較器的數量也成冪指數增長。由于反饋系數減小，MDAC中的運放驅動的電容變大，要求運放有更高的帶寬^[1]。因此，轉換器整體功耗也相應增加。

    文獻[2]相對詳細地分析了級精度分配問題。分析指出，在高速應用中，假定信噪比（SNR）和功耗嚴格折衷，最優的級精度是2比特/級或3比特/級。但是在實際設計中，電路參數、電路結構和版圖結構均不相同，很難用一種統一的方法去分配級精度。本論文采用的流水線A/D轉換器結構如圖1所示。流水線前三級采用4比特/級，后三級采用3比特/級，該流水線A/D轉換器還包括采樣保持電路、帶隙基準電路和時鐘驅動電路。采用優化的MDAC結構，可以在高速高精度的基礎上，進一步降低轉換器的功耗。

2 ADC電路設計

2.1 MDAC結構

    MDAC是一種開關電容電路，實現了信號的采樣保持，電壓差的計算和倍乘。電路主要由開關、電容陣列和OTA組成。輸入信號傳輸路徑上的開關通常采用柵壓自舉開關以提高信號線性度。采樣電容和反饋電容均由尺寸相同的單位電容組成，保證了版圖中電容的匹配。OTA的增益決定了余差電壓的精度，OTA的帶寬決定了建立特性，制約著OTA的工作速度。

    傳統的MDAC結構如圖2所示，工作在全差分模式，有著較高的電容匹配精度和轉換精度。該結構有效抑制了信號的偶次諧波。但是全差分電路的電容面積和電路規模較大，功耗較高。MDAC中的OTA也需要更高的帶寬，驅動更大的電容。由于后級的噪聲對等效輸入噪聲的貢獻很小，可以通過縮減采樣電容的大小和數量，降低OTA的性能，從而降低電路功耗。

    由于后級MDAC對電容失配和OTA失調的要求很低，可以改進MDAC。簡化的MDAC結構如圖3所示。通過改變比較器輸出和采樣電容陣列的連接方式，可以減少采樣電容數量。由于一個比較器僅控制一個采樣電容，MDAC并不是工作在全差分模式。電容C0和C₀′是半單位電容，通過電壓移位產生對稱的正參考電壓和負參考電壓。其他的電容均為單位電容。Φ₁和Φ₂分別表示采樣相和保持相。MDAC工作的時序圖如圖4所示。

    以第三級MDAC為例說明工作原理。級精度為4，則n為8。在采樣相，采樣電容均與輸入信號相連，OTA輸入端的電荷量如下：

    在m為奇數時可以得到相同的轉移函數，且該轉移函數與電路工作在全差分模式的轉移函數相同。簡化的MDAC結構使采樣電容數量減半，MDAC電路的建立速度變快，OTA的設計約束條件放寬。電路噪聲和信號的偶次諧波失真變差，但是并不限制運放的整體性能。簡化的MDAC結構只在第二級的后級采用，前兩級由于對噪聲和失真要求苛刻，仍采用傳統的全差分MDAC結構。

2.2 OTA設計

    OTA是MDAC電路的關鍵模塊。前級MDAC中的OTA需要驅動后級的MDAC和子ADC，所以OTA的靜態電流很大，使得OTA成為了ADC中最消耗功耗的模塊。OTA的建立時間分為非線性擺率時間和線性小信號建立時間。為了更快穩定，OTA需要很高的帶寬和足夠的相位裕度。OTA的有限增益導致了余差電壓的誤差。實際的余差電壓如下：

    式(7)中β是反饋因子，除了采樣電容和反饋電容，還與OTA輸入端寄生電容值有關。可以看出運放的增益越高，余差電壓誤差越小。

    MDAC對OTA的增益、帶寬、擺率和相位裕度的要求都很高，需要選擇合適的OTA結構。隨著特征尺寸的減小，MOS管的本征增益不斷降低，單極結構很難滿足增益要求。經過仔細分析，本論文采用的OTA結構如圖5所示。第一級采用簡單的共源運放，提供高輸入擺率。PMOS管作為輸入管，可以消除體效應，提供更好的線性度。第二級為帶增益自舉套筒式共源共柵運放。相對于折疊式結構，套筒式結構的功耗更低。第二級提供了高增益和高擺率。全差分運放需要共模反饋電路穩定輸出共模電平。第一級采用簡單的連續時間共模反饋電路。當晶體管M1的電流小于M2的電流，輸出電平升高。流經M5的電流增大。由于M4的電流為恒定值，M2的電流減小并逐漸與M1的電流保持一致。輸出共模電平保持穩定，反之則反。第二級采用開關電容共模反饋電路，如圖6所示。在采樣相，開關S1閉合，開關S2斷開，電容C₁被參考電壓V_cm和偏置電壓V_b充電。在保持相，開關S2閉合，開關S1斷開，電容C₁和C₂通過電荷重分配穩定輸出共模電平。在反饋電壓V_cmfb和偏置電壓V_b8之間增加一個源隨器隔離反饋電路的噪聲。兩級運放的頻率特性不穩定，通過在第二級輸入和輸出之間接入補償的串聯電容和電阻，引入一個零點去消除一個極點。

2.3 動態偏置電路

    OTA是ADC中高功耗模塊，通過減小OTA的功耗會顯著優化ADC的功耗。由于OTA只在保持相工作，所以其采樣相的功耗是多余的。部分文獻采用開關運放技術，通過切斷OTA在采樣相的電流來降低功耗^[3]。但是這樣運放的建立時間會增加電流恢復時間，限制轉換速度。動態偏置技術是功耗和速度的一種折衷。在采樣相，通過調整OTA的偏置電壓值，使OTA的靜態電流減小而不完全切斷。OTA第一級動態偏置電壓V_b1的產生電路如圖7所示。Φ₁和Φ₂是兩相不交疊時鐘。在采樣相，Φ₁和Φ₃為高，電容C₁、C₂和C₃被分別充電。在保持相，Φ₂和Φ₄為高，三個電容被接在一起。其中柵寄生電容Cp不可忽略。在兩個工作相位，晶體管M1的柵電荷保持恒定。得到采樣相時的偏置電壓如下：

    通過調整電容C₂和C₃的比率可以得到合適的偏置電壓。該電壓值低于正常工作的偏置電壓，OTA的靜態電流減小，功耗降低。

3 測試結果

    本論文設計的流水線A/D轉換器在0.18 μm混合信號CMOS工藝下流片，在單電源1.8 V供電，100 MS/s采樣率下測試，整體功耗為210 mW。

    采用碼密度法測量A/D轉換器的靜態特性微分非線性（DNL）和積分非線性（INL）。輸入信號為5 MHz的正弦信號，在100 MS/s采樣率下進行16 M采樣。DNL和INL的測量結果如圖8所示。DNL誤差在±0.3 LSB范圍內，INL誤差在±2.3 LSB范圍內，滿足16位流水線A/D轉換器設計要求。

    在5 MHz正弦輸入條件下，對輸出信號進行64k采樣并將數據導入MATLAB中進行快速傅里葉變換(FFT)分析，結果如圖9所示。可以得到SFDR為91.9 dB，SNR為74.4 dB，SNDR為74.2 dB，有效位數(ENOB)為12.04。表1是本論文設計的流水線A/D轉換器與近年來發表的參數相近的A/D轉換器的性能對比。可以看出本文A/D轉換器的優值（FOM）為0.5 fJ/step，在同類電路中性能出色。

4 結論

    本文設計了一種基于MDAC優化的低功耗16位100 MS/s流水線A/D轉換器。采用級間縮減技術減小了芯片面積。采用了簡化MDAC結構，在不影響電路性能的情況下，降低了芯片面積和功耗。設計了一種適用于MDAC的高性能OTA，在增益、帶寬和擺率方面都達到了很高的性能。在OTA中提出了一種動態偏置技術，進一步降低了電路功耗。測試結果顯示，流水線A/D轉換器的有效位數達到了12.04，優值為0.5 fJ/step。

參考文獻

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作者信息:

楊  龍，王宗民

（北京微電子技術研究所，北京100076）