0 引言

    隨著器件尺寸的不斷縮小，溝道中的橫向和縱向電場也顯著增強，器件熱載流子效應更加明顯^[1-2]，導致碰撞電離加劇，從而引起襯底電流的增加。碰撞電流所產生的載流子還可能進入柵氧化層中，從而影響納米級MOSFET器件和電路的可靠性，增加額外的功耗，因此襯底電流的大小是影響MOSFET器件可靠性和壽命長短的重要尺度^[3]，已經成為當今集成電路進一步往小尺寸發展的瓶頸。精確的襯底電流模型不僅可以幫助提高器件和電路的可靠性，減少功耗，更能指導MOSFET電路設計。基于低壓低功耗設計為出發點，對于能夠描述納米級MOSFET器件襯底電流的模型還鮮有報道，因此本文在長溝道及亞微米級MOSFET的襯底電流模型^[4-5]的基礎上進行修正，修正特征長度擬合表達式和漏極電流^[6]，引入偏置依賴性和溝道長度依賴性，使得模型能更好地描述納米級MOSFET襯底電流特性。同時將所建模型的仿真結果與實驗結果進行了比較，驗證了模型的準確性、連續性和平滑性。

1 電流模型

    如圖1所示是納米級襯底電流示意圖。當器件工作在飽和區時，漏端結附近的電場變得足夠大，導致碰撞電離，產生的電子被掃向漏端而空穴漂移進襯底。

    因此，襯底電流是在溝道橫向電場作用下熱電子從源區傳輸到漏區過程中碰撞電離所引起的，其電流可以表示為^[7]：

式中：

其中m^*是擬合參數^[11]，n為梯度因子，u_n為載流子遷移率，C_ox為柵氧電容，W為器件寬度，L為溝道有效長度，α為體電荷系數。據此可以推導得納米級襯底電流模型，即：

2 模型驗證及結果分析

    為了驗證本文提出的納米級MOSFET統一襯底電流模型式(13)的準確性，利用MATLAB仿真軟件進行仿真，將仿真結果與實驗結果進行比較，從而驗證模型的準確性和精度。根據上一節提出的襯底電流模型數學表達式，可以獲得襯底電流與溝道長度、柵極偏置和漏極偏置的關系特性。

    圖2為不同偏置條件下40 nm MOSFET襯底電流隨器件溝道長度變化的曲線。從圖中可以看出，襯底電流具有溝道長度依賴性和漏極偏置依賴性，溝道長度越小，襯底電流成反比例形式增加；同時漏極偏置越大，襯底電流越大。仿真結果與實驗結果相一致，驗證了模型準確性。

    圖3是不同偏置條件下襯底電流隨柵極偏壓變化的關系曲線。由圖可知，襯底電流具有偏置依賴性，柵壓增加襯底電流以指數形式增加且隨著柵壓越大襯底電流增加的趨勢越緩慢。同時漏極偏壓越大，襯底電流也越大。仿真結果與實驗結果相比較，驗證了模型的準確性。

    圖4為不同偏置條件下襯底電流隨漏極偏壓變化的關系曲線。由圖可知，在一定漏極偏壓下，襯底電流隨柵極偏壓升高而升高；同一柵極偏壓下，襯底電流隨漏極偏壓的增加以指數形式增加。當漏極偏壓很小時，襯底電流的柵極偏壓依賴性很微弱。通過模型的仿真結果與實驗結果相比較，驗證了模型的準確性。

3 結論

    本文在碰撞電離的基礎上建立了一個常規結構納米級MOSFET襯底電流的解析模型。模型公式簡單，計算較容易。通過實測結果與模型仿真結果的對比，我們看到模型與實測結果一致性較好，具有較高的精確性和較好的連續性。同時對襯底電流與溝道長度和偏置電壓的關系進行了分析研究，結果表明，襯底電流具有顯著的溝道長度與偏置依賴性。

參考文獻

[1] POLI S，REGGIANI S，BACCARANI G，et al.Full understanding of hot-carrier-induced degradation in STI-based LDMOS transistors in the impact-ionization operating regime[J].2011，19(3)：152-155.

[2] RANDRIAMIHAJA Y M，ZAKA A，HUARD V，et al.Hot carrier degradation: from defect creation modeling to their impact on NMOS parameters[C].2012 IEEE International Reliability Physics Symposium.Anaheim，CA，USA，2012：XT.15. 1-XT.15.4.

[3] HSU F C，KO P K，TAM S，et al.An analytical breakdown model for short-channel MOSFET′s[J].IEEE Transactions on Electron Devices，1982，29(11)：1735-1740.

[4] AHN J G，YAO C S，CHAN H P，et al.Impact ionization modeling using simulation of high energy tail distributions[J].IEEE Electron Device Letters，1994，15(9)：348-350.

[5] ARORA N D，SHARMA M S.MOSFET substrate current model for circuit simulation[J].IEEE Transactions on Electron Devices，1991，38(6)：1392-1398.

[6] JANG S L，LIU S S，SHEU C J.A compact LDD MOSFET I-V model based on nonpinned surface potential[J].IEEE Transactions on Electron Devices，1999，45(12)：2489-2498.

[7] EL-MANSY Y A，CAUGHEY D M.Modelling weak avalanche multiplication currents in IGFETs and SOS transistors for CAD[C].Electron Devices Meeting，1975 International.1975：31-34.

[8] LI W，YUAN J S，CHETLUR S，et al.An improved substrate current model for deep submicron CMOS transistors[C].Integrated Reliability Workshop Final Report，2000 IEEE International.IEEE，2000：146-148.

[9] CHAUHAN Y S，VENUGOPALAN S，CHALKIADAKI M A，et al.BSIM6：analog and RF compact model for bulk MOSFET[J].IEEE Transactions on Electron Devices，2014，61(2)：234-244.

[10] CHAN L H K，YEO K S，CHEW K W J，et al.Highfrequency noise modeling of MOSFETs for ultra low-voltage RF applications[J].IEEE Transactions on Microwave Theory & Techniques，2015，63(1)：141-154.

[11] LIU W.MOSFET models for SPICE simulation，including BSIM3v3 and BSIM4[M].New York：Wiley，2001.