日前由JVD公司開發的熱測試芯片(Thermal Test Chip；TTC)，已可提供芯片設計與封裝人員進行各種情境模擬，預先了解產品散熱效果，減少廠商決定量產后可能造成的成本浪費風險。

      據Electronic Products and Technology網站報導，不管是特殊應用積體電路(ASIC)或特殊應用標準產品(ASSP)，其長期穩定度已成為外界關注焦點。因為裝置效能要高，就可能出現高溫問題，而一旦溫度升高，將導致穩定度降低，散熱問題就必須事先加以考量設法避免。

      日前JVD向美國熱工程協會(Thermal Engineering Associates；TEA)提出的熱測試芯片，可讓系統設計師達到全模型、測試與修正原始設計，讓半導體廠商在量產前就可掌握可能的熱問題。

      TTC為模擬ASIC特殊矽晶粒(die)，用戶透過模型可在晶粒上設計多個熱來源。而溫度感測器則可同時精準測量來自不同位置溫度，一旦發現某處溫度有問題，可再回到IC設計階段進行修正。 

      TTC生產方法也與模擬ASIC相同。舉例來說，個別晶胞(unit cell)大小為2.5mmx2.5mm，每顆晶胞含有2個金屬薄膜電阻熱來源與4處溫度，其熱來源占晶粒面積86%，也符合JEDEC51-4系列規范。TTC陣列后可分統一式發熱與分散式發熱，前者是指熱來源在晶粒上以持續穩定方式供應。

      TTC也可采不對稱設計，例如欲在13mmx8mm大小晶粒上進行熱模擬，共可分成5x3或3x5晶胞陣列2種設計。其中3x5陣列擁有5列電阻器，每1列電阻值約為37.5Ω，5x3陣列則擁有10列3個電阻器，每列電阻值為22.5Ω。而分散式發熱則大多運用在大型ASIC與ASSP上。

      TTC適用打線(wire bonding)或覆晶技術(Flip-Chip)芯片封裝技術。傳統打線技術會限制封裝接腳(pinout)與周邊基板陣列接觸，而且晶圓采用遮罩方式，最大打線芯片尺寸則為40x40陣列。

      除了單芯片封裝，TTC也適用客制堆疊晶粒設定與多芯片封裝等技術，日前TEA更公布最新大小1mmx1mm、擁有1個單熱電阻器與溫度感測極的TTC單一晶胞。

      外界以TTC取得數據再計算出的功率密度，可讓IC設計人員或封裝工程師事先模型出實際效能，讓設計人員精準掌握熱來源并模擬其可能對系統的影響。 

      以2.54mmx2.54mm晶胞為例，其可擁有2個7.6ohm電阻，可處理6 Volt 1Amp電力，換算耗能12W，因此，其功率密度為186W/cm2，新1mmx1mm晶胞耗能3W，換算功率密度為300W/cm2。

      若要將晶胞陣列化，由于牽涉到預留切割空間，該數據多少會微幅縮減，但在鎖定研究功耗應用上，其結果可讓用戶進一步模擬在高效能中央處理器(CPU)或ASIC芯片，以及高效能與高頻SiC與GaN材料電晶體上，多熱點的功率密度程度。