H.264视频解码IP核的设计与实现
作者：梁盼 陶宝泉 指导教师：付
摘要： H.264以其优异的性能在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用，因此研究H.264算法的硬件实现意义重大。本文设计了一种基于FPGA高效并行结构的H.264视频解码IP核，在设计中提出了优化遍历查表的CAVLC熵解码设计方案，并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。整个设计通过 Altera 公司 Stratix II系列的 EP2S60F672C5ES平台验证，在最高时钟频率82MHz下能以50frame/s的速度解码分辨率为320*240的灰度图像，在速度，功耗，成本，可移植性等方面都具有独特的优势和良好的发展空间。
Abstract：
Key words :
摘 要：H.264以其優異的性能在實時網絡視頻通信、數字廣播電視及高清視頻存儲播放等方面獲得廣泛應用，因此研究H.264算法的硬件實現意義重大。本文設計了一種基于FPGA高效并行結構的H.264視頻解碼IP核，在設計中提出了優化遍歷查表的CAVLC熵解碼設計方案，并詳細介紹了全流水線并行運算結構的反量化反DCT變換模塊和幀內預測模塊的硬件實現。整個設計通過 Altera 公司 Stratix II系列的 EP2S60F672C5ES平臺驗證，在最高時鐘頻率82MHz下能以50frame/s的速度解碼分辨率為320*240的灰度圖像，在速度，功耗，成本，可移植性等方面都具有獨特的優勢和良好的發展空間。
關鍵詞：H.264，SOPC，幀內預測，CAVLC，DCT
此內容為AET網站原創，未經授權禁止轉載。