基于鎖相環的倍頻電路廣泛應用于通信電路中[1]，主要有整數N頻率綜合器和分數N頻率綜合器兩種。整數N頻率綜合器利用分頻器實現間接倍頻，允許以數字形式調節輸出頻率，使其以參考頻率為增量改變[2]；分數N頻率綜合器分頻值在整數值間抖動，可以實現非常高的頻率精度[3]。分頻器是倍頻電路的重要組成部分。
    可編程遞增或遞減計數器可作為分頻器[4-5]，然而這種辦法在大多數情形下是不切實際的。例如，基于硬件復用的導航芯片倍頻電路最高工作頻率通常為C/A碼率的數千倍，相應的分頻系數需要10 bit(甚至更多級數)計數器實現。
    然而，如此復雜且工作在數千兆赫茲的數字電路難以實現，即使能夠實現如此高的工作頻率，其功耗也驚人。而吞脈沖分頻器在射頻應用中被證明高效且可靠[6]，同樣可被應用于基帶數字集成電路中。本文設計的雙模吞脈沖分頻器可以滿足倍頻電路的需要。


    這樣輸出頻率可達到輸入頻率的任意整數倍。

2 基于Simulink雙模吞脈沖分頻器
    以14 bit分頻器為例，預分頻器的分頻值分別為64和65，14 bit計數器可由6 bit和8 bit異步計數器代替，因為這兩個計數器的工作頻率分別為14 bit計數器的1/64，其數字電路的復雜度和功耗得以降低。
    預分頻器由divide by 4/5模塊和4 bit異步計數器構成。Divide by 4/5模塊根據輸入信號mode在4/5之間切換，進而實現預分頻器的分頻值在64/65之間的切換。
    吞脈沖分頻器Simulink模型由預分頻器、6 bit計數器和8 bit計數器以及模控制器等組成。模控制器采用Stateflow實現，根據兩個輸入信號的邊沿跳變完成mode值的轉換，初始狀態下mode值為1，如圖2所示。當mode為1時，輸入頻率由雙模預分頻器進行65分頻，同時6 bit計數器和8 bit計數器均開始計數，當6 bit計數值為64時將產生一個下降沿使mode值從1變為0，預分頻器進行64分頻，6 bit計數器禁止計數，這時僅8 bit計數器在計數，當8 bit計數器計數值為256時生成復位脈沖，使兩個計數器復位，而mode值恢復為1時開始新的循環。

    fout=1/6 448 fin，圖3為吞脈沖分頻器的仿真圖，從上至下分別為分頻器②輸出值、端口1的邊沿信號、mode值、端口2的邊沿信號、吞脈沖分頻器輸出頻率。可以看出分頻器能夠正常完成預分頻、計數、mode值轉換等功能。

3 基于FPGA的雙模吞脈沖分頻器
    采用Verilog語言分別實現預分頻器、分頻器①、分頻器②以及雙模吞脈沖分頻器。預分頻器的仿真波形如圖4所示，預分頻器能夠根據mode值的不同實現預分頻。圖5是吞脈沖分頻器的仿真波形和代碼，從仿真波形可以看出，分頻器能夠根據mode值正確完成雙模分頻功能。圖6為寄存器傳輸級網表。

      本文分析了雙模吞脈沖分頻器的工作原理，并分別采用Simuink和FPGA實現了吞脈沖分頻器。實驗結果表明，該分頻器能夠正確完成分頻功能，滿足設計要求。
參考文獻
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[6] YUAN J，SVENSSON C.High speed CMOS Circuit technique[C].IEEE J.Solid State Circuits，1989，24：62-70.