摘 要： 介紹了AD7366/AD7367的主要特點，并搭建了以AD7366/AD7367和FPGA為基礎的電磁層析成像高速數據采集模塊。以AD7366為例給出了高速數據采集模塊的實現方法和仿真結果。
關鍵詞： 電磁層析成像； AD7366/AD7367； 數據采集； FPGA
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數據采集是獲取信息的重要途徑。數據采集的好壞，主要取決于它的精度和速度。在保證精度的條件下應有盡可能提高采樣速度，以滿足實時采集、實時處理和實時控制對速度的要求。在電磁層析成像EMT(Electromagnetic Tomography)數據采集系統中，共有16路數據采集通道，每路數據采集通道通過16路模擬開關分時切換到A/D模塊進行數據轉換和處理，數據信息量非常大，這對AD轉換器速度要求非常高，而且需要很強的數據處理和傳輸能力[1-2]。串行AD7366/AD7367芯片具有速度快、體積小、功耗低、占用數據口少等優點，而且作為可編程邏輯器件的FPGA，集成上百萬的邏輯門，支持反復地編程、擦除和使用，開發周期短，運用成本低，處理速度高等優點，因此，選擇以FPGA為平臺對AD7366/AD7367的高速轉換數據進行傳送、存儲和相應的數據處理。
1 數據采集模塊
1.1 數據采集模塊組成
基于數據采集系統的功能與特點，綜合考慮了數據采集系統對數據處理的速度、精度和實時性等要求，本文設計的數據采集模塊主要由A/D轉換電路、FPGA和PCI總線三大部分組成[3]。具體數據采集模塊框圖如圖1所示。
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1.2 AD7366/AD7367
AD7366/AD7367[4]是Analog Devices公司生產的8通道、12位/14位、高速、低功耗、單/雙極性轉換的高精度串行逐次逼近型ADC，采樣速率最高可達到1MS/s。在連續采樣的情況下，完成一次轉換的時間（包括數據的讀取）不會超過1μs。在一般模式下，最低消耗電流為8.3mA；若工作于關閉模式，消耗電流可降低到320nA。AD7366/AD7367還具有可編程選擇模擬輸入電壓范圍的功能，有3個不同的輸入范圍可供選擇：±10V、±5V及0~10V。AD7366/AD7367的引腳圖如圖2所示。
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??? AD7366和AD7367的轉換過程和控制時序都是一致的，惟一不同的是，AD7366是12位的串行ADC，AD7367是14位的串行ADC，即轉換結果位數不同。因此，在高速數據采集模塊設計過程中，均以AD7366為例來說明。
1.3 存儲器
綜合考慮了數據轉換結果的精度和速度，選擇了FPGA開發板上集成的IS61LV25616AL型SRAM芯片，容量為512KB，字長為16bit。本系統使用的是12bit的A/D轉換器，IS61LV25616AL型SRAM的字長和容量都能滿足系統要求。IS61LV25616AL型SRAM芯片的讀寫主要由控制信號來支配，控制信號主要有：
和
。
2 數據采集接口設計
2.1 數據采集流程
在整個數據采集接口設計中，利用VHDL語言[5]依次實現了時鐘匹配、AD7366的啟動、查詢和停止，以及數據串并轉換和數據存儲等數據采集過程。具體采集流程圖如圖3所示。
2.2 時鐘匹配單元設計
電磁層析成像高速數據采集系統采用的是CycloneⅡ系列的EP2C35F484C8型FPGA，它提供的時鐘信號頻率為50MHz，AD7366/AD7367的最大時鐘信號頻率為1MHz，所以必須設計相應的分頻單元解決AD7366/AD7367與FPGA時鐘頻率匹配問題。分頻的基本原理如下：假設一個3位的二進制字符串，最先初始化為“0”，然后每來一個FPGA時鐘信號，該字符串自動加1，則會依次出現以下字符串：000，001，010，011，100，101，110，111，000，001……。通過以上字符串可以看出其規律：它的最高位由“0”變到“1”和由“1”變到“0”都要經過4個連續的FPGA時鐘信號，并且在這4個連續的FPGA時鐘信號期間，這個3位的二進制字符串的最高位都恒為“1”或“0”，接收到8個FPGA時鐘信號后才會接收到1個二進制字符串最高位組成的周期信號。因此，利用3位的二進制字符串的累加實現8分頻。如果字符串的長度為n，則可以實現2n分頻。
??? 綜上所述，為了把FPGA提供的時鐘信號頻率50MHz分頻到1MHz以下，解決AD7366/AD7367與FPGA的時鐘頻率匹配問題，可以設置一個長度為6的字符串，實現64分頻，滿足數據采集時鐘頻率要求。
2.3 AD7366/AD7367時序控制單元設計
??? AD7366/AD7367時序控制單元主要處理兩種信號：控制信號和狀態信號。AD7366/AD7367的主要控制信號是轉換開始信號
和芯片選擇信號CS，主要狀態信號是轉換完成信號BUSY。
??? 利用FPGA提供轉換開始信號的下降沿觸發AD7366/AD7367,開啟模數轉換,隨后轉換完成信號BUSY會自動置為高電平。在模數轉換期間，BUSY信號會一直保持高電平，直到本次轉換完成BUSY信號才會再自動跳變為低電平。下降沿到來后，再過兩個進程才重新將信號置為高電平，保證了t1至少不得短于10ns的要求。然后該代碼又設置檢測轉換完成的語句，即利用檢測BUSY信號的下降沿來判斷轉換是否完成。從開啟模數轉換開始到完成，一直都將
置為高電平，直到檢測到BUSY信號的下降沿的到來后，即代表本次模數轉換已經完成后，才將置為低電平，允許轉換結果的輸出。在輸出轉換結果的過程中，又設置了相應的循環判斷數據是否已經輸出完畢。當檢測到結果輸出完畢時，又將信號置為高電平，表示本次轉換已經徹底結束。如果需要進行下一步的模數轉換，則重新進行以上操作。
2.4 串并轉換單元設計
AD7366/AD7367是串行輸出芯片，為了方便數據的存儲和運算處理，有必要設計一個串并轉換單元實現串行數據轉換為并行數據的功能。
在高速數據采集模塊的設計過程中，為解決串并轉換問題，采用了移位操作的方法。考慮到AD7366的轉換結果是12位，設置了一個13位的移位寄存器，即一個13位的字符串temp_data_ad66。當檢測到BUSY信號的下降沿后，在下一個進程開始數據的串并轉換。串并轉換的具體操作是:首先對設置的移位寄存器temp_data_ad66賦初值“1111111111110”，每當來一個SCLK的下降沿，把移位寄存器temp_data_ad66的數值往左平移一位，并把此時芯片的輸出端DOUTA的輸出結果放到寄存器temp_data_ad66的最低位，即把移位寄存器temp_data_ad66的原有數據的低12位和AD7366輸出端DOUTA的輸出數據組合在一起構成一個新的13位的位串存放在移位寄存器temp_data_ad66中。每來一個SCLK信號，移位寄存器temp_data_ad66的數據則向左移動一位，AD7366輸出端DOUTA的輸出數據則自動依照先后順序存放在寄存器temp_data_ad66的最低位；相應地，temp_data_ad66中初始化存放的字符串“1111111111110”中的“1”就會減少一個，只要檢測到的SCLK信號的下降沿總數少于12個，即移位操作次數少于12次時，temp_data_ad66的最高位都會是“1”，不會是“0”。當且僅當移位操作次數等于12次時，其最高位才會為“0”，同時，此時寄存器temp_data_ad66的低12位存放的數據恰好就是AD7366的轉換結果。據此，可以通過檢測移位寄存器temp_data_ad66的最高位是否為“0”來判斷串并轉換是否結束。AD7366的輸出端DOUTA是按照依次先輸出高位再輸出低位的順序輸出A/D轉換結果。結合串并轉換過程可知，當串并轉換完成時，寄存器temp_data_ad66中存放的數據順序正好與A/D轉換真實結果一致。
2.5 數據存儲單元設計
數據存儲過程中，AD7366都被置于關閉狀態。在進行寫操作之前，控制信號
和
都置為高電平，存儲器停止工作。準備進行寫操作時，將控制信號
置為低電平，其他控制信號仍然保持高電平，同時向地址輸入線送入數據存儲地址。在下一個進程到來時，把控制信號
也置為低電平，其他控制信號保持原來狀態。SRAM在接收到輸出使能控制信號WE的下降沿時，通過地址尋址，自動把輸入/輸出總線上的數據送到地址線數據對應的存儲單元，完成數據的寫操作，下一個進程來時，把控制信號和再次置為高電平。
3 實驗仿真結果
在高速數據采集模塊設計過程中，使用的仿真軟件是Altera公司提供的QuartusⅡ開發系統[6]。以下實驗結果都是以AD7366為例，利用QuartusⅡ仿真得到的。
3.1 實現時鐘匹配實驗結果
由前面的分析可知，要實現AD7366與FPGA的時鐘匹配，需要對FPGA提供的時鐘信號進行64分頻。經QuartusⅡ仿真實現了64分頻，clk為FPGA時鐘信號，clk0為AD7366時鐘信號，如圖4所示。
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3.2 AD7366工作時序仿真結果
圖5是AD7366在一個完整周期內的工作時序仿真圖。
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3.3 數據存儲
在數據存儲過程中，輸出使能信號OE始終為高電平。當接到A/D傳來的存儲信號時，SRAM的片選信號CE跳變為低電平，一個進程后，寫使能信號WE、高低字節選擇信號UB和LB都被置為低電平，寫數據開始。具體仿真圖可參見圖5。
針對電磁層析成像數據采集系統對數據采集速度和精度的要求，設計了一套基于FPGA的高速數據采集模塊，使用了高速高精度的串行模數轉換器AD7366/AD7367進行數據轉換，利用FPGA編程控制AD7366/AD7367的啟動、停止和狀態查詢，同時進行FPGA與AD7366/AD7367時鐘匹配、串并轉換、高速數據緩沖、數據存儲等處理，實現了電磁層析成像（EMT）數據采集系統數據信息的高速采集，提高了EMT系統數據采集模塊的數據處理能力和傳輸能力。
參考文獻
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[4] ?Analog Devices公司.AD7366/AD7367芯片手冊， 2007.
[5] ?潘松，黃繼業.EDA技術實用教程[M]. 北京：科學出版社，2004.
[6] ?Altera公司. QuartusⅡ使用說明. 2003.