利用傳統的標準并行口(SPP)或RS232進行數據傳輸，其速度和靈活性受到很大限制。而增強型并行端口EPP(Enhanced Parallel Port)不但與SPP兼容，而且其最高傳輸速率可達ISA總線的能力(2MHz)。由于便攜式計算機日益普及，基于EPP協議開發的便攜式微機采集系統將會是一個發展趨勢。
　　通常，低速的數據采集系統可不需要板上的數據緩存區。但當采集速率較高時，數據的回傳將占用CPU大量的時間，因而不可能進行其他的控制操作與數值處理，這時就需要足夠的緩存區來存放數據。我們在設計高速數據采集系統時采用了FIFO(First In First Out) IDT7202、其管腳功能如圖1所示。它不但提供了存儲空間作為數據的緩沖，而且還在EPP并行總線和A/D轉換器之間充當一彈性的存儲器，因而無需考慮相互間的同步與協調。FIFO的優點在于讀寫時序要求簡單，內部帶有讀寫的環形指針，在對芯片操作時不需額外的地址信息。隨著FIFO芯片存儲量的不斷增加和價格的不斷下降，它將成為傳統數據存儲器件RAM、SRAM等的有力替代者。方案中的A/D轉換器采用了Analog Device 公司的AD1671，最大采集速率可達1.25MHz、12Bit無漏碼轉換輸出。

1 EPP協議簡介
　　EPP協議與標準并行口協議兼容且能完成數據的雙向傳輸，它提供了四種數據傳送周期：數據寫周期" title="寫周期">寫周期；數據讀周期" title="讀周期">讀周期；地址寫周期；地址讀周期。
　　在設計中我們把數據周期用于便攜機與采集板之間的數據傳輸，地址周期用于地址的傳送與選通。表1列出了DB25插座在EPP協議中的各腳定義。
　　圖2是一個數據寫周期的例子。

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　　(1) 程序執行一個I/O" title="I/O">I/O寫周期，寫數據到Port4(EPP數據寄存器)。
　　(2)nWrite變低，數據送到串行口上。
　　(3)由于nWait為低，表示可以開始一個數據寫周期，nDataSTB變低。
　　(4)等待外設的握手信號(等待nWait變高)。
　　(5)nDataSTB變高，EPP周期結束。
　　(6)ISA的I/O周期結束。
　　(7)nWait變低，表示可以開始下一個數據寫周期。
　　可以看到，整個數據傳送過程發生在一個ISA I/O周期內，所以用EPP協議傳送數據，系統可以獲得接近ISA總線的傳輸率(500k～2M byte/s)。
2 AD1671控制及采集系統工作原理
　　圖3是AD1671的AD轉換時序圖。

　　AD1671在Encode信號上升沿開始A/D轉換，Dav信號在本次轉換完成前一定時間變低，直到Dav出現上升沿表示本次轉換結束。為防止數字噪聲耦合帶來的誤差，Encode信號應在Dav信號變低后50ns內變低。系統中通過8254計數器對晶振進行分頻來給AD1671提供Encode信號，以滿足其工作時序的需要。系統原理圖如圖4所示。系統初始化時，向8254的Clock0寫入計數值，由此可以靈活改變采樣間隔，同時寫入Clock1的計數值用來控制采樣的個數。晶振采用5MHz有源四腳晶振，D觸發器實現觸發功能，系統工作原理如下：
　　系統初始化完成后，經地址譯碼器產生Add2信號，使D觸發器狀態翻轉，由低變到高，8254計數使能端Gate0、Gate1變高，8254開始方式2的計數。當Clock0的計數時間到時，發出一個寬度為一時鐘周期的負脈沖，經反向送入Encode，啟動AD1671進行A/D轉換。一次轉換結束，利用Dav信號將轉換的數據寫入IDT7202，同時Clock1計數一次。當Clock1計數時間到后，發出一個脈沖，用來實現對D觸發器的清零，使Gate0、Gate1變低，停止AD1671轉換，完成一次系統的采集工作。

3 FIFO與EPP的接口電路
　　圖5是EPP與IDT7202的接口電路。